隨著微電子技術的迅猛發(fā)展，SRAM存儲器逐漸呈現(xiàn)出高集成度、快速及低功耗的發(fā)展趨勢。在半導體存儲器的發(fā)展中，靜態(tài)存儲器(SRAM)由于其廣泛的應用成為其中不可或缺的重要一員。下面由英尚微電子詳細介紹關于SRAM隨機存儲器的特點及結構。

SRAM隨機存儲器的特點
 
隨機存儲器最大的特點就是可以隨時對它進行讀寫操作，但當電源斷開時，存儲信息便會消失。隨機存儲器依照數(shù)據(jù)存儲方式的不同，主要可以分為動態(tài)隨機存儲器（DRAM）與靜態(tài)隨機存儲器（SRAM）兩大類。DRAM 以電容上存儲電荷數(shù)的多少來代表所存儲的數(shù)據(jù)，電路結構十分簡單（采用單管單電容1T-1C的電路形式），因此集成度很高，但是因為電容上的電荷會泄漏，為了能長期保存數(shù)據(jù)，它需要定期的刷新操作。這不但使DRAM 的讀寫控制變得復雜，而且也降低了它的讀寫速度。DRAM 主要用作主存儲器。SRAM 是依靠一對反相器以閉環(huán)形式連接的存儲電路，它的代碼的讀出是非破壞性的，并不需要相應的刷新電路，因此它的存取速度比DRAM 要快。但是，SRAM 需要用更多的晶體管來存儲一位的信息（采用六管單元或四管兩電阻單元儲存一位數(shù)據(jù)），因而其位密度比其它類型的低，造價也高。靜態(tài)存儲器多用于二級高速緩存。
 
SRAM隨機存儲器的結構
 
圖2.1 給出了SRAM的一般結構[1]，主要包括存儲陣列、譯碼器、時序控制、輸入輸出緩沖、輸入輸出控制等。存儲陣列由存儲單元構成，用于保存數(shù)據(jù)，存儲陣列的布局對整個存儲器的面積、功耗、可靠性等有著非常重要的影響；由于存儲陣列是按行、列分開組織的，因此，譯碼器也分為行譯碼器和列譯碼器，并且地址譯碼之前，需要對地址進行緩存；輸入輸出緩沖是存儲陣列與外部數(shù)據(jù)交換的接口，用于放大存儲單元讀出的信號，以及將輸入信號寫入到存儲陣列之中；輸入輸出控制模塊根據(jù)控制信號的時序要求，控制存儲器的讀出、寫入等操作；電源控制是一個可選的電路單元，主要是為了低功耗的要求，當整個存儲器不需要進行讀寫操作時，通過電源控制可以控制內部無效的翻轉操作，從而節(jié)省功耗。完整的存儲結構中可能還包括測試電路模塊，例如內部監(jiān)測電路、BIST電路等等。


   
圖1.2 是SRAM的功能模型，圖1.3 給出了SRAM的關鍵路徑，也就是從地址輸入開始到數(shù)據(jù)輸出之間影響讀出操作的通路。為了更好地理解SRAM的關鍵路徑，首先對SRAM的讀寫過程進行初步的分析。以讀出操作為例，首先是讀信號和地址信號有效，然后在內部時序電路的控制下，對存儲陣列中的位線進行預充電，接下來行、列譯碼器輸出，選中相應的存儲單元的字線和位線，數(shù)據(jù)經靈敏放大器后到輸出緩沖器中，就完成了讀出操作的全過程。顯然圖1.3 的關鍵路徑就充分反映了這個過程。
 
圖1.4 給出了SRAM存儲器的讀寫時序。在讀出操作中，訪問時間(access time)就是指從地址有效算起，到有效數(shù)據(jù)輸出的時間；圖1.4 (b)中t1 是從地址和使能信號穩(wěn)定到寫信號有效所需的最小時間，t2 是寫信號無效之前必須保持的最小時間，t3是寫信號無效之后地址信號仍需保持的最小時間。t1、t2、t3 相加就是一個寫周期時間。

 
以上對VTI代理英尚微電子對SRAM的結構、操作進行了簡單地介紹和分析。